Логическое проектирование и верификация систем на SystemVerilog

Аннотация

Книга посвящена SystemVerilog – языку описания аппаратуры, используемому для моделирования электронных систем. Разработчики SystemVerilog сделали его синтаксис похожим на синтаксис языка С, что упрощает его освоение. В современных подходах к проектированию аппаратуры проверка модели (верификация) не менее важна, чем ее разработка. SystemVerilog предлагает конструкции, позволяющие лучше отразить инженерный замысел в моделях, программные абстракции, упрощающие разработку тестовых окружений, утверждения, обеспечивающие проверку поведения сложных систем, а также средства измерения функционального покрытия в процессе верификации.

Прекрасная книга по описанию языка SystemVerilog.

Издание: Черно-белое
Оригинальное название:

“Logic Design and Verification Using SystemVerilog”Автор: Томас Д.
Дата выхода: июль 2019 года
Формат: 160 * 220 мм
Бумага: офсетная
Обложка: Мягкая обложка
Объем, стр.: 384
ISBN: 978-5-97060-619-3

Описание языка дается вместе с материалом по логическому проектированию, так что книга может использоваться в качестве учебного пособия для курсов цифровой схемотехники и архитектуры компьютеров.

Издание будет полезно студентам, проходящим вводный курс цифровой схемотехники, а также разработчикам, которые знакомы с Verilog или VHDL, но желают освежить свои навыки или нуждаются в кратком справочнике по SystemVerilog.
Предполагается, что у читателя есть базовая подготовка в области схемотехники и программирования.

ссылка ДМК Пресс

Также Кому интересно больше книг по #HDL #FPGA #ПЛИС #ХДЛ #Verilog #SYSTEMVERILOG #UVM и т.п. милости просим в наш канал EBooks_HW_FPGA_SW